李敏[1]2003年在《同步时序电路中的重定时算法研究》文中认为随着集成电路规模的扩大及其应用的推广，迫切需要缩短设计时间，降低设计难度。高层次综合(HLS)系统就起着这样的作用。但是由于综合器综合得到的电路网表不一定能达到设计者的设计要求，所以需针对给定的速度要求，对综合得到的时序电路进行速度优化。优化的方法大致可分为两类：(1)组合优化方法，即将组合电路的优化方法直接用于时序电路。(2)重定时，重定时在保证功能不变的前提下，通过移动时序元件的位置和改变时序元件的个数来优化同步时序电路的速度、面积和功耗。 Leiserson和Saxe于1983年提出了利用重定时优化同步时序电路，并于1991年对重定时优化算法做了全面的总结。近年来，重定时技术被应用于电子设计自动化的各个领域中。遗憾的是，以前提出的重定时算法不能很好地与组合优化方法结合起来。而实际的电路优化系统应该将重定时算法与其它组合优化方法结合在一个优化流中，充分发挥二者的优势。本文提出一种新的重定时算法，可以与其它组合优化算法很好地结合。 当给定设定的时序约束条件，如目标时钟周期时，利用重定时优化可以消除时序冲突，我们称此重定时优化方法为时序调整策略。有效重定时的判定算法是重定时优化的关键，因此也是时序调整策略的关键。在时序调整策略中，有效重定时的判定算法主要分为两类，一类是基于图中最小权路径算法的有效重定时的判定算法，另一类是基于简单重定时的有效重定时的判定算法。本文在基于简单重定时的基础上提出了一种重定时算法FAM，此算法的时间计算复杂度较经典算法FEAS有所改善。 本文对重定时算法进行了深入研究，目的在于消除同步时序电路的时序冲突，从而缩短集成电路的设计时间。
王蕾[2]2006年在《异步嵌入式微处理器设计与分析关键技术研究》文中提出深亚微米工艺条件下,同步集成电路技术开始面临时钟扭曲难以解决、时钟功耗过大等问题。异步集成电路技术使用本地握手信号来控制电路各模块操作的时序,从根本上解决了同步集成电路技术面临的问题,并且异步集成电路具有功耗低、性能好、鲁棒性高和电磁兼容性好等优势。本文针对异步嵌入式微处理器设计与分析的关键技术,对异步集成电路的设计流程、异步电路的性能建模和分析技术、32位微处理器体系结构和微体系结构设计与实现的关键技术和异步微处理器的设计与实现的关键技术等方面进行了深入的研究。本文取得的主要研究成果如下:(1)提出了基于宏单元的异步集成电路设计流程。该设计流程充分利用了现有的同步集成电路EDA工具,将异步控制通路中的关键单元全定制为宏单元,同时异步数据通路的设计仍采用同步集成电路的设计方法。为了验证该设计流程,本文设计实现了一款32位异步乘法器,既验证了设计流程,也验证了异步电路在功耗和性能方面所具备的优势。(2)提出了基于排队网络的异步电路的性能建模和分析算法。排队网络作为一种系统级的建模和分析工具,具有很强的抽象建模能力,适用于对异步电路进行高层次建模和分析,在设计的早期为设计提供指导。本文提出了两类分析算法:基于闭环排队网络的分析算法和基于开环排队网络的分析算法,分别针对不同结构的异步电路进行建模和分析。(3)提出了基于Petri网的异步电路的平均周期分析方法和异步电路的重定时算法。为了分析异步电路的平均周期,本文提出了两种分析方法:基于P-不变量的分析方法和基于线性规划的分析方法。前者适合对异步电路的高层次的抽象模型进行分析,后者适合对异步电路的电路级模型进行分析。以平均周期分析方法为基础,基于同步电路的重定时技术,本文提出了异步电路的重定时算法,优化异步时延电路的性能。(4)提出并设计了一种32位微处理器的体系结构C32、并实现了一款32位同步嵌入式微处理器芯片。研究了32位微处理器的指令集设计、存储系统设计等关键技术。研究了基于该体系结构的同步嵌入式微处理器的微体系结构设计、逻辑设计和VLSI实现、测试和验证等一系列关键技术。同步嵌入式微处理器芯片已经通过0.18μm工艺的验证,工作主频为266MHz,通过较为复杂的应用测试了其正确性和稳定性,具有广阔的应用前景。(5)深入研究并设计实现了一种异步微处理器原型。在研究异步集成电路设计方法、建模和分析技术以及微处理器体系结构和微体系结构设计与实现等一系列关键技术的基础上,深入研究并设计实现了异步微处理器原型。异步微处理器原型遵循C32体系结构,以同步嵌入式微处理器的指令流水线为基础,采用基于宏单元的异步集成电路设计流程和解同步技术相结合的方法设计和实现。本文通过设计和实现异步微处理器原型,对异步集成电路设计方法、建模和分析技术以及微处理器的体系结构和微体系结构设计与实现技术等进行了验证。实践表明,这些技术是有效的,能够应用于异步微处理器的设计和实现中。
周长江[3]2004年在《以时钟周期为优化目标的快速重定时算法研究》文中进行了进一步梳理随着集成电路规模的扩大及其应用的推广,迫切需要缩短设计时间,降低设计难度。高层次综合(HLS)系统就起着这样的作用。但是由于综合器综合得到的电路网表不一定能达到设计者的设计要求,所以需针对给定的速度要求,对综合得到的时序电路进行速度优化,其中针对时序逻辑的重定时优化技术,便是一种重要的优化技术。重定时在保证功能不变的前提下,通过移动时序元件的位置和改变时序元件的个数来优化同步时序电路的速度、面积和功耗。 本文针对目前重定时算法的时间复杂度较大的弱点,对FEAS算法进行了改进,提高了算法的运行速度。接着根据实际电路中周期约束远远大于权重约束的情况,提出一种减少周期约束的算法,算法首先将路径分类,由不同路径来确定重定时值的取值区间。不断缩小其取值范围,最终确定其值。 本文实验以ISCAS89标准测试电路的EDIF网表为输入数据源,通过编写C程序对FEAS算法、改进的FEAS算法和基于路径分类的重定时算法进行对比,结果表明我们的算法能够快速完成同步时序电路的重定时变换。
何海昌[4]2015年在《基于时钟偏斜调度的VLSI时序优化方法研究》文中研究表明在数字集成电路设计中,时钟信号的特性和分布网络对芯片设计至关重要。当前的时钟树综合,都以零时钟偏斜(Zero Clock Skew)为优化目标,但这种零偏斜的时钟树结构并不一定最优。本文以非零时钟偏斜为研究背景,重点分析时钟偏斜对电路时序和稳定性的影响,论文主要研究内容可分为以下几个部分:(1)首先介绍时钟偏斜产生的原因以及传统时钟树综合策略对时钟偏斜的处理方法。对触发器电路和锁存器电路的工作原理和时序特性深入分析,总结出时钟偏斜与时钟周期之间的约束关系。(2)研究传统零时钟偏斜下的时序优化方法:流水线(Pipelining)和重定时(Retiming)技术,分析了这两种时序优化方法的应用范围以及存在的不足,进而研究时钟偏斜调度(Clock Skew Scheduling)对电路时序所产生的影响。(3)根据时钟偏斜对电路时序的优化原理,借助IBM CPLEX优化软件,实现了最小时钟周期的时钟偏斜调度方法,完成了对触发器电路和锁存器电路的时序优化。选取ISCAS’89基准电路对优化方法进行测试,实验结果表明,相比传统的零时钟偏斜方法,时钟偏斜调度所优化的触发器电路能够提升约28%的时序性能,对锁存器电路能够提升约14%的时序性能。(4)研究了时钟偏斜调度对电路稳定性的影响,实现了时钟偏斜调度的安全域补偿法与成本函数法,并对电路进行测试。实验结果表明,两种方法对稳定性的改善都以牺牲时序性能作为代价,无法同时优化时序和稳定性。(5)延时插入方法(Delay Insertion)常用于修复时序违规,改善电路稳定性,论文提出了时钟偏斜调度的延时插入方法,研究和分析了该方法对电路时序和稳定性的影响,并实现了对时序和稳定性的同时优化。对ISCAS’89电路的实验结果表明,触发器和锁存器电路能够在最小时钟周期下提升约10%的稳定性。
智艳令[5]2011年在《时钟偏差规划关键问题的有效算法研究》文中研究说明半导体工业的迅速发展给集成电路的计算机辅助设计(CAD)带来了很多挑战：一方面,随着特征尺寸的不断缩小,工艺偏差的影响日益严重,使得电路设计时,需要考虑可实现性、成品率等因素。现有的电路优化方法,如时钟偏差规划,需要做进一步的研究和改进。另一方面,随着电路规模的指数级增大,其对计算机辅助设计算法的性能提出了越来越高的要求,这导致许多集成电路优化的问题,需要研究新的求解方法,以满足超大规模集成电路的需求。作为强大的时序优化技术之一,时钟偏差规划通过有意地给触发器分配不同的时钟延时(触发时间),来优化电路的性能。传统的时钟偏差规划可转化为网络流中的最小环比问题,并采用高效的算法求解。在实际电路设计中,触发器的时钟延时最终要通过时钟网络中的互连线和额外的缓冲器来实现。传统时钟偏差规划可能需要大量不同的时钟延时,这导致两个潜在的问题：一个是时钟网络中缓冲器的大量增加导致不可接受的面积和功耗开销,另一个是,在工艺偏差的影响日益严重的情况下,同时精准地实现大量不同的时钟延时变得越来越难。最终,传统时钟偏差规划在工业界的应用受到了很大限制。多域时钟偏差规划技术提出,在优化电路性能的同时,将触发器分配到若干个时钟域内,这巧妙地解决了时钟网络的可靠实现问题。然而,离散时钟域的引人,使得问题的复杂度变为NP-complete,无法采用传统的方法求解。现有的算法要么在时间复杂度上太高,要么在计算精度上无法让人满意,亟需研究高效的求解算法。本论文围绕多域时钟偏差规划问题的有效算法进行了深入的研究。首先,本论文提出了一种多域时钟偏差规划问题的快速算法,主要贡献有：·首次提出,通过略微施加更多约束,将问题转换为一种近似的、可解的混合整数线性规划(MILP)问题。这种转化的优势在于,能够从全局的角度来考虑时钟域分配,并且一次性最优地求解。·针对转换后的MILP问题,研究该问题的特殊性后,提出了一种广义Howard's算法来有效地求解。·提出了一种增量式的面向关键环的时钟域分配改良算法,以继续改进结果。·为了进一步提高多域时钟偏差规划算法的性能,提出了一种图剪接算法,可以用于对时序约束图进行预处理,从而有效地降低输入规模。实验结果证明,所提出的快速算法具有接近最优解的精度,在ISCAS89基准电路上的93次测试中,有88次(=94.6%)获得了最优解,同时在性能上比现有算法有至少一个数量级的提升。对于图剪接算法,实验结果也验证了其有效性,应用于快速算法后,使后者在性能上有1.43X-4.76X的进一步提升(平均2.66X)。随后,针对多域时钟偏差规划问题,为了能够获得理论上保证的最优解,我们还提出了一种精确算法,主要贡献有：·提出了基于分支定界的算法,来搜索最优的时钟域分配方案。·提出了叁种有效的分支策略,来提高搜索效率,包括最小裕量优先分支的策略、基于负路径的分支限制策略以及最小代价优先处理的策略。·采用了有效的定界算法,其中快速算法被用来作为计算下界的子程序。实验结果验证了该算法的精确性和有效性。例如,在ISCAS89基准测试电路上,精确算法均在3.15秒内获得了最优解。快速算法和精确算法循序渐进地解决了多域时钟偏差规划的计算问题,为其在工业界的广泛应用提供了有效的求解方法。工艺偏差影响的不仅是时钟网络中的延时,同时对电路本身也有广泛的影响。随着工艺偏差规划影响日益严重,电路延时的不确定性增加,最终导致时序成品率的问题。因此,如何设计时钟延时以优化成品率,也是时钟偏差规划技术中的关键问题。通用的成品率驱动时钟偏差规划,结合当前分析电路延时普遍采用的统计时序分析方法,能够精确地考虑路径延时在工艺偏差下的统计分布,因而在优化成品率上有天然的优势。本论文围绕此问题展开研究,主要贡献有：·在理论上明确地指出了其广义网络流问题的特殊性。·提出了高效的广义网络流算法来求解,包括广义Howard's算法(V2)和改进的广义最小平衡算法。实验结果验证了算法的高效性。相比已有算法,所提出的算法在性能上有显着的优势,尤其是在大电路上,最高有157.55X的加速。
李鹏[6]2011年在《基于元构件的FPGA硬件构件设计技术研究》文中研究表明随着集成度的提高,芯片内部晶体管数目越来越多,集成电路设计的复杂度越来越高,计算机辅助设计技术愈发变得重要。由于具有硬件基于空域并行处理的特点且可编程,FPGA被广泛应用在不同领域。传统FPGA设计需要经过逻辑综合、映射、装箱和布局布线处理几个阶段,针对不同阶段的设计算法成为研究热点。博士研究课题依托国家863计划信息技术领域重大课题“可重构路由器构件组研制”,针对FPGA硬件构件流水线设计特性以及元构件概念的提出,对基于元构件的FPGA硬件构件设计技术进行了相关研究。论文的主要研究内容和创新工作如下:(1)针对FPGA设计周期长、开发效率低的问题,在对硬件构件结构进行分析的基础上提炼出具有基本功能的硬件编程程序——元构件,并利用某一具体型号FPGA逻辑单元块网表类型是固定的、可以直接调用的结构特点,将硬件描述语言级元构件进行逻辑综合、映射、装箱后放入元构件库中供硬件构件开发时调用,提出了基于元构件的FPGA设计流程。利用该设计流程可以加速FPGA硬件构件的开发进度。(2)针对FPGA设计映射阶段现有再综合算法为了保证时序电路关键路径时延不超过设计时钟周期而对路径时延增加的映射方案进行舍弃的问题,利用时序电路中存在的时间裕量消除路径时延增加的影响,通过局部重定时消除寄存器对映射范围的限制,通过全局重定时保证整个时序电路满足时钟周期的要求,提出了一种基于时间裕量参数的时序电路再综合算法。实验结果表明,该算法能在设计时钟周期约束下有效提高映射面积优化能力。(3)针对FPGA设计装箱阶段现有算法对布通率优化支持有限的问题,从装箱操作过程中相关网线被完全吸收的可行度和对减少被占用端口的贡献度两方面研究出发,构造了布通率驱动函数,并通过吸收关键路径来满足路径时延要求,通过爬山法提高资源利用率,提出了一种基于网线吸收和端口占用分析的FPGA装箱算法。实验结果表明,该算法能有效降低逻辑单元块外部网线数和平均被占用引脚数,从而提高整个电路后续布线布通率。实验同时表明结合时延驱动参数该算法能更有效地降低装箱后电路关键路径时延。(4)针对FPGA设计布局阶段现有模拟退火算法中以各自布局关键路径时延为基础衡量布局质量的时延代价计算在一定条件下并不能准确反映实际布局变化情况的问题,证明了以统一关键路径时延为基准进行计算的时延代价在任何情况下都可与布局变化情况相匹配,通过引入惩罚系数有效降低关键路径时延增加布局方案被接受的概率,并根据惩罚系数对关键路径时延收敛效果的影响制定基准值设置标准,验证模拟退火过程在每次温度标准下设置一致的关键路径时延基准是有效的,提出了一种以统一关键路径时延为基准FPGA模拟退火布局算法。实验结果表明,该算法能在线性拥挤代价增加有限的情况下有效降低关键路径时延。(5)针对模拟退火算法搜索空间大、运行时间长、不适应大规模电路布局的问题,利用元构件内部逻辑单元块之间联系紧密、在理想情况下往往布局在相邻位置的特点,提出了基于元构件的二次布局方案。元构件初始布局利用解析法进行元构件间以及元构件和端口间线长优化,通过保证元构件布局区域边长平衡进行布通率优化。元构件内部逻辑单元块再次布局则利用较好初始布局质量通过设置较低的模拟退火初始温度和移动范围加快逻辑单元块模拟退火布局进程。实验结果表明,二次布局算法能在保障布局质量的前提下有效降低运行时间。
栾帅[7]2011年在《基于FPGA列车通信网络设备的研究》文中研究说明摘要：本文采用基于现场可编程门阵列(FPGA)设计多功能车辆总线(MVB)控制器芯片。跨时钟域传输信号的处理、MVB通信中的同步处理和曼彻斯特解码是设计控制器的关键和难点。本文首先分析了基于FPGA跨时钟域设计的亚稳态现象。根据同步设计思想,对跨时钟域传输的信号进行同步处理,减少了亚稳态现象的出现。分析MVB通信中的帧同步和位同步。根据列车通信网络标准规定,设计了具有误差信号识别能力的帧同步模块；在研究锁相环技术及开环的位同步信号提取技术的基础上,设计了具有抗信号抖动的快速位同步模块。分析MVB通信中数据译码的问题。通过解码算法的分析,并根据MVB帧数据编码的特点,提出了以有效跳变沿为采样基准的多点采样算法,实现了帧数据的准确译码。上述各模块的设计采用自顶向下的模块化设计方法,采用Verilog硬件描述语言设计完成,并通过QuartusⅡ集成工具和ModelSim仿真工具进行了综合和仿真测试。最终在Altera公司的EP1C3T100系列芯片中,进行了板级调试,在示波器中观察到从输入的MVB帧中得到的时钟信号和解码信号。
杨延飞[8]2012年在《基于GALS NoC的异步片上通信链路技术研究》文中提出随着集成电路工艺的发展，单个芯片上集成了越来越多的复杂的功能电路。采用同步电路设计的多核SoC和片上网络(network on chip, NoC)面临由全局时钟引起的时钟偏斜、时钟抖动、时钟功耗以及设计复杂度等一系列问题，因而全局异步、局部同步(GALS)的设计思想成为目前高性能片上系统,尤其是片上网络的有效设计方法。GALS NoC可集成同步IP核和异步IP核，异步IP核内各模块的数据处理与传输采用异步流水线设计，而对于同步IP核，则通过异步封装将其产生的同步数据转换为异步数据。此时，芯片上各IP核之间通过异步传输链路进行不同速率下的数据传输。因此，基于不同的异步传输协议设计的异步流水线及片上通信链路将会对GALS NoC的IP核设计和性能产生不同的影响。本文对异步IP核内具有数据处理功能的通信链路即异步流水线，以及各IP核间具有数据传输功能的通信链路进行了研究，主要成果如下：1.针对四相双轨流水线存在的吞吐量及功耗等性能问题提出了一种并行完备流水线。该流水线以串并结合的工作方式提升吞吐量，同时采用独特的阈值门降低流水线空周期时的静态功耗，可用于异步IP核内具有数据处理功能的通信链路设计。2.针对异步传输链路的通信冲突问题，本文提出了一种延时无关的异步动态优先级仲裁器。通过比较请求数据包的优先级，可以实现在一个仲裁周期内按优先级高低输出，若优先级相同，则顺序输出，可有效解决片上传输链路中数据包冲突。3.对异步传输链路的协议转换进行了详细的研究。提出了单通道协议与四相双轨协议、四相捆绑协议以及两相LEDR协议之间的转换电路，以实现两类协议间灵活、方便的使用。4.针对长距离片上传输链路，提出了一种自应答高速异步双轨推通道。该通道采用独立传输链路，避免了复杂的时序设计，并降低传输链路间的干扰。同时，以提出的协议转换电路和通道单元为基础，设计了两相自应答异步片上传输链路，且只要改变协议转换电路，提出的自应答片上传输链路即可与现有的异步协议接口。与两相LEDR协议传输链路比较结果显示，本论文提出的两相自应答通信链路在吞吐量、功耗、面积各方面具有更好的性能。5.以优化芯片的面积、功耗及互连资源为目标，提出了可与现有协议接口的自应答串行化传输链路。与自应答并行传输链路相比，具有更小的面积和功耗、更少的互连线数，节省了布线资源，降低了线间串扰，提高了通信可靠性，适合于低功耗的片上通信设计。
管旭光[9]2011年在《异步片上网络的关键技术研究》文中进行了进一步梳理随着集成电路产业的高速发展,晶体管的特征尺寸迅速的缩小,电路复杂度不断增大,同步设计技术在设计、制造和应用中的局限性和缺陷逐渐明显。作为一种新的设计方法,全局异步局部同步(GALS)设计方法近年来成为了片上系统设计的研究热点。它以同步设计方式为依托,采用异步设计方式对模块进行互连,从而达到同步设计和异步设计的优势互补。同时,为了解决日益增大的数字系统带来的高设计复杂度以及全局时钟树带来的功耗和延时等一系列问题,以GALS工作方式为基础的应用—异步片上网络也逐渐引起人们的关注。异步片上网络的高模块化、时钟本地化、高并发性等优势使其成为下一代片上系统的主流互连架构。本文以异步片上网络为目标,对异步片上网络的关键模块(路由器,通道,封装,仲裁等)进行了详细的研究,对异步片上网络的工作方式,握手协议,流水方式等进行了详细的分析,在异步技术和同步技术相结合方面作了较深入的探索。本文的主要研究成果如下:1)在分析了传统异步路由器的流水工作方式后,提出了一种改善零协议逻辑异步流水线性能的设计方案,通过采用并行处理模式使流水线中的并行组合逻辑模块交替工作在空周期和数据周期下,减少了上一级异步寄存器对组合逻辑输出的空和数据信号的完成等待时间,增加了流水线单位时间内的数据处理量。2)分析了异步路由器以及传输通道的异步握手协议,并提出了片上网络通道数据传输协议转换器。给出了几种异步协议的转换器电路的具体实现。单轨转双轨协议可以提高数据传输的鲁棒性,单轨转多轨协议在提高鲁棒性的同时可以大幅降低功耗。四相转两相协议可以大幅提高数据通道的吞吐量,而两相转四相协议可以简化组合逻辑的设计。协议转换器的提出使异步片上网络的设计更加灵活多变。3)对异步片上网络的通信通道做了深入的研究,剖析了通道的工作原理,握手协议,传输特性。并在不同的设计约束目标下对异步通信通道进行了优化,分别为面积和连线优化,吞吐量和传输灵活性优化,以及速度上的优化。并根据不同的优化目标分别提出了串行连接转换器,自适应双向传输通道和单通道传输模式的新设计。为片上网络的设计提供了可选择的多种通道设计方案。4)分析了传统GALS封装的工作方式,并给出了两种双轨异步封装的设计,并包含四相和两相设计,使其适合于不同类型的传输通道,可以极大地提高同异步转换效率。给出了一系列全新的门限门,经仿真显示可以有效降低面积和静态功耗,并将新的门限门应用于异步封装中,结果显示静态功耗有明显降低。而且异步封装中加入了动态频率缩放模块,由于频率可以根据网络负载状态变化,所以动态功耗也有所降低。5)介绍了基本的片上网络仲裁器,并指出其优势和不足,并提出了一种严格先到先服务的仲裁器。并根据片上网络仲裁和虚通道分配的特点,提出了一种结合了分配功能的主动式虚通道分配的高速多源仲裁器,可以有效减小仲裁和分配时间,从而提高路由器的性能。最后针对不同的请求类型,提出了一种支持QoS的动态优先级仲裁器,可以根据输入请求的优先级对授权进行优先安排,从而使像中断操作这种需要低延时的数据包能够率先被路由,保证了服务质量。6)提出了一种新型全异步路由器的设计,解决了传统准同步路由器中包括时钟树,多时钟域互连等带来的一系列问题。异步路由器无全局长连线,减少了后端处理的难度。而且无时钟树的设计方式减少了动态功耗,因为异步电路仅用握手信号完成电路的一系列工作。本路由器使用了多源仲裁器来解决仲裁分配过慢的问题。最后通过仿真测试显示,本章的路由器在性能上有较大改善,并具有较高鲁棒性,可以满足大多数的片上网络应用。
朱知博[10]2009年在《中频数字接收机中的同步技术及实现》文中指出随着无线通信技术、软件无线电技术、计算机技术以及大规模集成电路技术的快速发展,中频数字接收机以其较强的通用性、开放性、可编程性等特点成为现代通信系统的重要组成部分。而同步系统又是衡量中频数字接收机能否可靠工作的关键环节。本文在描述中频数字接收机的工作原理及结构的基础上,分析了数字接收机中常用的同步技术,重点对其中的位同步及帧同步技术的FPGA实现进行了研究。针对QPSK信号的星座图以及位同步点的恒模特性,给出了位同步点模值方差最小的同步方法,并详细设计了位同步电路。随后采用同步码组比较器和RAM加法网络设计了帧相关检测电路。为避免帧同步电路的虚警、漏警现象,采用叁态逻辑判断方法设计了帧同步校验/保护电路来确保帧同步电路的可靠性。最后通过对位、帧同步电路的时序仿真结果分析,验证了同步电路的实用性。
参考文献：
[1]. 同步时序电路中的重定时算法研究[D]. 李敏. 哈尔滨工程大学. 2003
[2]. 异步嵌入式微处理器设计与分析关键技术研究[D]. 王蕾. 国防科学技术大学. 2006
[3]. 以时钟周期为优化目标的快速重定时算法研究[D]. 周长江. 国防科学技术大学. 2004
[4]. 基于时钟偏斜调度的VLSI时序优化方法研究[D]. 何海昌. 电子科技大学. 2015
[5]. 时钟偏差规划关键问题的有效算法研究[D]. 智艳令. 复旦大学. 2011
[6]. 基于元构件的FPGA硬件构件设计技术研究[D]. 李鹏. 解放军信息工程大学. 2011
[7]. 基于FPGA列车通信网络设备的研究[D]. 栾帅. 北京交通大学. 2011
[8]. 基于GALS NoC的异步片上通信链路技术研究[D]. 杨延飞. 西安电子科技大学. 2012
[9]. 异步片上网络的关键技术研究[D]. 管旭光. 西安电子科技大学. 2011
[10]. 中频数字接收机中的同步技术及实现[D]. 朱知博. 西安电子科技大学. 2009
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