孔晓李[1]2016年在《高压功率器件结终端技术分析与新结构研究》文中指出高压功率器件是电力电子技术的基础与核心,其具有高耐压、导通电流密度大的特点,提高功率器件的耐压能力是器件设计中最重要的任务之一。而结终端的设计对高压功率器件的性能影响很大,因此,本文主要对结终端进行研究并得出了一些相关结论,主要研究内容和结论包括以下几个方面:1、本文介绍了结终端技术是什么,国内外研究的现状,影响器件击穿电压的三个因素,四种(包括场限环技术、场板技术、结终端扩展技术、磨角终端技术)典型的结终端技术理论,最后还分析了终端结构对器件影响。2、进行了结终端的结构比较研究和芯片的逆向模拟。首先研究了延伸型终端和截断型终端,对比研究发现前者占用终端面积大但工艺相对简单,后者占用终端面积更小但工艺相对复杂。其次结合项目需求,根据富士某芯片的SEM测试结果图采用Sentaurus TCAD软件逆向模拟并分析其终端结构。SEM结果显示该终端采用了常见的场限环加场板形式,但模拟结果表明,仅需场限环结构就可以达到所需的耐压。最后对公司自己研发失败的某芯片进行逆向模拟,根据公司实验结果提供的数据利用软件进行模拟仿真,分析逆向模拟结果得出流片失败的原因主要是推结太深,环间距设计不足。通过优化环间距后,模拟结果达到了预期的理想值。3、研究了一种新型的沟槽终端结构,该沟槽终端带有P-埋层且沟槽由不同的K材料填充,模拟结果表明高K材料适合填充浅宽沟槽而低K材料适合填充深窄沟槽,在浅宽沟槽或深窄沟槽中引入P-埋层都会使耐压有所提升。4、首先完成了对芯片的腐蚀,为芯片的版图观察和后期SEM测试做好准备,然后协助总结了一套失效分析的流程,最后总结本文的主要工作情况并对后续工作提出建议。以上工作基本覆盖了芯片结终端设计的全部流程。主要工作是对芯片进行逆向模拟并提出了新型沟槽终端结构,在下一步研究中将把逆向模拟优化的结构用于FS-IGBT中,与元胞实现良好兼容。该结终端具有普适性,不仅适合于IGBT,同样适合于其他的半导体功率器件。希望本文的研究对后续的设计和制造提供依据,为以后结终端的设计提供一定帮助。
江凌峰[2]2014年在《开关电源电路设计及其高压功率器件研制》文中研究表明开关电源作为电子设备的动力之源,向着高效率、高功率因数、低成本的方向发展；核心元件高压功率开关器件是影响开关电源的效率与可靠性的主要因素。因此对开关电源电路设计及其高压功率器件的研究具有现实意义。本文首先针对LED的工作特性,创建驱动IC、变压器的PSpice模型和建立电路仿真系统,采用原边控制原理来实现恒流、恒压输出,完成反激式LED驱动开关电源。其次针对高压功率开关器件进行研究：基于RESURF原理设计了一款能够满足耐压大于600V的LDMOS,应用到LED驱动芯片的高低压集成电路的制备中；为了提高开关电源系统工作频率与效率,设计完成了一款开关速度快的VDMOS;对传统的Trench-NPT-IGBT器件设计进行优化改进,设计一款具有高可靠性的1200V IGBT。论文工作的创新点体现在：(1)在LDMOS设计中,加入p-top降场层、P埋层、N-buffer层,提高了漂移区参杂浓度,降低了比导通电阻,对影响器件特性的参数Ld、Lf、Lp、LPBL进行优化,结合现有BCD工艺给出一套LDMOS器件研制的工艺方案。(2)在VDMOS设计中,采用高能离子注入方法降低横向扩散程度,获得更短有效栅长,减小反向传输电容,提高开关速度；同时利用JFET注入来解决导通电阻增加的矛盾,实现VDMOS的Xjp、DCS、LW、LP参数的优化设计。(3)在Trench-NPT-IGBT设计中,引入沟槽侧边多晶硅电极,获得逆向电场的方法来改善沟槽栅底部电场累积的缺点,并对沟槽侧边多晶硅电极的宽度、深度、电压参数优化设计,获得具有击穿电压高和通态压降低的器件结构。另外,还针对开关电源及高压功率器件的具体应用,设计一套分布式LED智能照明控制系统方案,并完成相应的硬件电路及电路模块开发。
陆界江, 张景超, 关艳霞, 赵善麒[3]2008年在《高压功率器件结终端结构设计》文中提出本文主要通过对场板和场限环终端结构的理论分析,介绍器件终端结构击穿电压随环间距、环宽度、场板长度等参数的变化规律。利用二维器件模拟软件Medici模拟具有1700V高压阻断能力的器件,通过对器件表面和内部电场以及场限环分压能力的分析和对参数的调整,实现优化设计的目的。利用场限环和金属场板的最优设计达到较高的击穿电压,对功率器件终端结构的设计有一定的指导性。
于莉珊[4]2013年在《高压功率MOSFET终端结构击穿特性的研究》文中进行了进一步梳理耐压能力是功率MOSFET的最重要性能,通常在器件的应用选型中,击穿电压是作为首要的考虑指标。对于击穿电压小于100V的VDMOS器件,达到规格要求的击穿电压难度不大,对于这类器件的耐压设计主要是考虑其与导通电阻之间的折衷与优化；而对于高压VDMOS器件而言,提高击穿电压是芯片设计的最难点,因为在高逆向偏压下,在最外圈的元胞区如果没有保护措施则会导致芯片的提前击穿。终端结构的作用就是,利用特别设计的横向结构将漏源之间的高电势差,从元胞平缓过渡到芯片边缘。一般而言,在高压VDMOS的设计中,只要终端结构的击穿电压达到了设计规格,则芯片的整体耐压就能得到保证。本论文研究的是高压VDMOS的终端结构。作为高压器件的典型规格,耐压为600V的VDMOS终端结构是本论文的优化与设计目标。首先研究雪崩击穿的机制及其发生条件,代入平行平面结与圆柱结两种模型得到击穿电压的解析方程。平行平面结模型适用于外延片掺杂浓度与厚度的参数选取,通过计算得到的外延片参数与仿真值误差在0.3%,并且得到的是导通电阻与击穿电压折衷的最优解。圆柱结模型应用于主结边缘的击穿电压计算,获得结曲率半径与击穿电压之间呈正比的强烈关系。该结论是多种基本的终端技术原理的根基,特别是场限环技术及其他结终端技术,就是通过增大耗尽层曲率半径的方式获得高击穿电压。接着对多场限环场板复合的终端结构进行设计与优化,分别对单场限环和单场板的模型进行仿真,探究其形状与位置的改变导致终端电性能特性的变化,包括表面电场分布,碰撞电离率分布,耗尽层曲线形状以及击穿电压的变化趋势等。这将指导复合结构终端的调整与优化。通过TCAD仿真软件ISE优化得到的6场限环场板复合终端耐压为690.2V,终端宽度为150μm。本论文还基于表面变形的原理设计了浅沟槽负斜坡终端结构。优化后得到宽度为126.7μm,击穿电压为724.8V的终端结构,达到了同外延材料同制程条件下元胞区击穿电压的90%。具有应用意义的终端结构还需考虑到其面积大小,因为终端结构的唯一功能就是使芯片的击穿电压尽量接近于元胞区耐压。在芯片正常工作时,终端并不提供电流通路,所以终端面积过大会造成同成本下芯片的导通电阻增加,同时增加的还有漏电流。本论文设计的两种终端结构中,浅沟槽负斜坡的终端宽度比多场限环场板结构的小得多,但是对工艺技术的要求有所增加。
王文[5]2018年在《1200V SiC BJT器件仿真及实验研究》文中指出碳化硅(Silicon Carbide,SiC)材料作为第三代半导体的典型代表,具有优越的物理和电学性能,是未来高压,低损耗电力电子应用领域的基础材料。双极结型晶体管(Bipolar Junction Transistor,BJT)因具有更低的开关损耗与更快的开关速度成为了非常具有前景的功率器件。然而较低的正向电流增益(β)与反向击穿电压(BV_(CEO))限制了SiC BJT的商业应用。因此开发与优化影响器件特性的关键工艺实验,并从器件设计的角度提出新型SiC BJT增强结构具有重要意义。首先,本文立足于Silvaco TCAD仿真设计平台,从仿真的角度进行了高压4H-Si C功率BJT外基区界面复合效应的研究。通过研究外基区界面态对器件正向电流增益的影响机理,结合目前的Si C BJT钝化技术,从器件设计的角度提出了两种新型高电流增益钝化结构:外基区异质结钝化结构与P+外延钝化结构。新结构可以抑制外基区表面复合效应,调制外基区表面的电子浓度,降低载流子表面复合率,从而提高器件的电流增益。其次,通过二维仿真器Silvaco研究了钝化技术对高压4H-SiC BJT击穿特性的影响机理。从钝化层固定电荷与钝化层/SiC界面陷阱两个角度研究了高压Si C器件结终端失效机制,提出了两种具有高效率的结终端结构:注入刻蚀型JTE结构与场板辅助型JTE结构。新结构具有工艺简单、工艺选择窗口大的优点,有效降低了终端结构对终端掺杂剂量与钝化层界面电荷的敏感度,提高了终端效率。最后,基于中科院微电子研究所与中车时代电气建立的联合工艺平台,开发和优化了4H-Si C ICP刻蚀、P+离子注入、欧姆接触、表面钝化与Pad金属等工艺条件,优化了流片的工艺流程并完成器件版图,最后完成整个工艺流程的整合。完成了新型发射极金属延伸结构与常规器件的静态电学参数测试,结合器件仿真,分析了新结构正向电流增益提升的物理机制。测试结果显示,新型发射极金属延伸结构BJT击穿电压超过1500V,最大直流电流增益(β_(max))达到了43@I_C=0.215A,比导通电阻率(R_(SP_ON))为5.4 m?·cm~2,与传统结构相比β_(max)提升了43%。
张有润[6]2010年在《4H-SiC BJT功率器件新结构与特性研究》文中研究指明碳化硅(SiC)是第三代半导体材料的典型代表,也是目前晶体生长技术和器件制造水平最成熟、应用最广泛的宽禁带半导体材料之一,是高温、高频、抗辐照、大功率应用场合下理想的半导体材料。在功率半导体器件领域,具有高功率和高温可靠性的4H-SiC BJT器件是极具潜力的竞争者,可以广泛应用于军事及民用设备的功率电子系统领域。然而SiC BJT器件低共发射极电流增益增加了器件的功耗,低击穿电压制约了器件的应用范围,表面陷阱效应退化器件的性能影响了工作稳定性,制约了其进一步的发展。本文对4H-SiC BJT的器件性能进行研究,提出基区场增强埋层结构以提高器件的电流增益以及外延型结终端结构以提高器件的击穿电压;建立了4H-SiC BJT界面态分布模型以研究陷阱效应;并进行了4H-SiC BJT器件电热特性的研究。同时本文也对4H-SiC SBD阶梯场板的终端结构和硅基高热稳定性双极BJT-BSIT组合器件进行了实验研究。主要创新工作包括:第一,提出4H-SiC BJT器件基区埋层新结构。该结构通过基区增加浮空N埋层引入新的pn结,从而在基区内部产生增强的内建电场。在内建电场的作用下,基区对少数载流子的输运能力得到明显增强,基区复合电流减小,集电极电流提高,基区输运系数提高,从而电流增益明显提高。同时,N埋层还可以辅助调制表面电场,提高器件的击穿电压。数值分析结果表明,通过优化设计埋层的结构,新结构的最大电流增益相比普通结构提高了108%,而且具有较高的击穿电压和较好的工艺兼容性。第二,提出4H-SiC BJT界面态分布模型。在禁带中采用指数函数的界面态分布模型对4H-SiC BJT的表面陷阱进行二维数值仿真分析,仿真结果与实验数据能够很好的吻合。对表面陷阱效应物理机理的研究表明,外部基区表面费米能级的钉扎导致了表面能带的向下弯曲形成了电子的势阱,从而大量电子在表面被俘获形成了表面电子复合电流沟道。基区的表面复合电流是基极电流的重要组成部分,也是引起电流增益退化的重要原因。同时,陷阱效应使器件表面电荷散射增强,降低了器件的迁移率,导通电阻明显提高。第三,具有表面电荷调制效应的两类新型终端结构。1)提出4H-SiC BJT器件外延型结终端新结构。该结构将常规的离子注入型JTE(Junction Termination Extension)结构用外延的方式来实现,消除了注入结产生的曲率效应。同时在外延JTE终端的不同位置注入FFLR(sFloating Field Limiting Rings),平衡了主结边缘和JTE末端所需的杂质剂量不同的矛盾,使器件表面电场分布均匀,实现了击穿电压达到1570V的SiC BJT。新结构与优化后的常规FFLRs和JTE终端结构相比,击穿电压分别提高了39%和20%。此外,该结构不仅与常规SiC BJT工艺相兼容而且可以省去常规工艺中结终端的制作,简化了4H-SiC BJT的工艺步骤,降低了制作成本。2)提出4H-SiC SBD器件阶梯场板新结构。基于国内目前SiC工艺加工平台,在常规SiC SBD场板实验和关键工艺的基础上,设计了阶梯型场板、阶梯型场板组合JTE以及槽型阶梯场板组合JTE的三种新型SiC SBD场板结构。三种结构通过刻蚀形成主结与场板末端不同的氧化层厚度,后两种结构增加了JTE结构辅助调制表面电荷,使表面峰值电场分布均匀。数值仿真优化后的三种新结构相比实验获得的最高1300V击穿电压的普通场板结构,击穿电压分别提高了15%、23%和92%。在仿真分析的基础上,对三种结构进行了工艺流程和器件版图的设计,并进行了工艺实验。第四,器件的电热稳定性研究,包括4H-SiC BJT和硅双极BJT-BSIT(Bipolar Static Induction Transistor)组合器件。本文对4H-SiC BJT高、低温工作温度下的电热特性(静态和开关特性)进行了研究。数值仿真结果表明,高温下基区的受主杂质电离率提高,使发射极注入效率降低,降低了器件的电流增益;电子迁移率的降低提高了器件的比导通电阻;碰撞电离率的降低提高了器件的击穿电压。并且高温下器件的开关时间增加,开关损耗显著提高。同时,本文提出了硅基高热稳定性双极BJT-BSIT组合器件电热解析模型并进行了实验研究。首次从理论上建立了一种具有较好电流增益温度系数的双极BJT-BSIT组合器件在小电流应用下电流增益的温度模型,提出了BJT-BSIT组合器件的最佳温度匹配因子ξ,以指导器件的优化设计。流片后的测试表明BJT-BSIT组合器件的电流增益高温变化率在1367ppm/℃以内,低温变化率在2013ppm/℃以内。该结果小于普通硅基BJT的电流增益变化率7000ppm/℃,表明BJT-BSIT组合器件可以有效地实现温度补偿的效果。
张玉蒙[7]2017年在《FS结构的3300V IGBT终端设计》文中研究说明IGBT自诞生以来就以其优异的性能和广阔的应用前景激励着一代又一代工程师进行探索和研究。截至目前为止,高压IGBT的核心技术仍然掌握在国外少数几家公司手中。国内由于起步晚、工艺能力薄弱等原因一直处于追赶状态。对于高压IGBT而言,结终端的设计对于器件的耐压以及可靠性都有重要的意义。本文的主要工作就是设计出一种适用于3300V FS IGBT的终端结构。1、首先分析了功率器件的击穿原理以及主流终端结构的耐压机制,综合比较了各种终端结构的优势和不足。结合代工厂的工艺条件,最终选定了场限环结合双级场板这种终端结构进行设计。2、和代工厂协商制定工艺制造流程,仿真优化得到终端的各项基本参数。并且在设计的过程中选择了两种不同的表面电场分布进行设计对比。在此基础上,结合代工厂给定的版图设计规则制定版图方案,完成了版图的绘制,并交由代工厂流片。3、对流片回来的芯片进行测试,击穿电压达到4000V以上,满足3300V的设计目标。此外,我们挑选出一部分静态测试参数较好的器件进行高温反偏考核。考核结果显示,采用三角形电场分布的终端结构的可靠性要优于均匀电场分布的终端结构。因此,我们所提出的三角形电场分布终端是一种更为优化的终端结构。
林智[8]2015年在《电荷平衡耐压层结构的优化设计及应用研究》文中进行了进一步梳理全球气候变暖和能源危机对电能的高效利用提出了苛刻要求,电力电子技术是目前最先进的电能转换技术,而功率半导体器件是电力电子技术中最为核心的部件。人们一直在寻找所谓“完美的功率半导体器件”,要求驱动功耗、导通功耗、关态功耗和开关损耗都很低,现在市面上的主流器件都只能部分满足以上要求。本文所研究的电荷平衡耐压层结构是硅基功率半导体器件领域的研究热点,它能够显著地提高纵向器件、横向器件和器件结终端的性能,使器件更接近“完美”。电荷平衡原理在功率半导体器件中的应用非常广泛,包括超结结构、各种降低表面场结构和优化横向变掺杂结构等。作者通过大量的文献阅读和学习发现,电荷平衡耐压层结构在理论上还有进一步优化的空间,而且在应用中也存在一些问题,比如衬底辅助耗尽效应导致体硅超结横向双扩散金属-氧化物-半导体场效应晶体管(Lateral Double-diffused Metal-Oxide-Semiconductor field effect transistor:LDMOS)的击穿电压很小,以及如何在国内现有工艺上实现前人的一些创新结构等。针对以上问题,作者在电子科技大学陈星弼院士的指导下开展了一系列研究工作。本文的创新工作主要有:1.为进一步降低超结结构的比导通电阻,研究了一种纵向三段变化掺杂的改进型超结结构。纵向变化掺杂的引入降低了原结构中的峰值电场,使电场分布更加均匀,可进一步提高超结柱中的平均掺杂浓度。利用电荷叠加原理将结构分解为一个普通超结结构部分和一个PIN二极管结构部分,求解泊松方程得到电场分布模型。借助数值分析软件MATLAB对电压等级为400 V~1600 V的结构在柱宽度分别为b=5μm和b=12μm条件下进行优化设计,结果表明纵向变化掺杂超结结构的比导通电阻与击穿电压的折衷关系优于普通超结结构,相同电压等级的器件比导通电阻降低约10%。进一步使用工艺仿真验证了一个600 V的金属-氧化物-半导体场效应晶体管在柱宽度为b=5μm条件下比导通电阻降低7.7%,并且不需要添加额外的工艺步骤。2.提出了一种基于深漏端扩散区结合场板技术的新型电荷补偿型LDMOS结构,用于解决限制体硅电荷补偿型LDMOS击穿电压的衬底辅助耗尽效应问题。从漏端扩散区的曲率效应出发解释了衬底辅助耗尽效应,分析了深漏端扩散区结合场板技术减弱曲率效应从而提高器件击穿电压的原因。借助三维器件仿真软件DAVINCI对漏端扩散区结深和场板结构参数进行优化设计,结果表明新结构的优值比使用降低表面场技术的经典解决方案提高约20%,击穿电压抵抗电荷非平衡的工艺窗口提高至±4%。电阻负载下仿真结果表明电压等级为700 V的新结构开启时间为10 ns,关断时间为30 ns。文中给出了一个可行的制造工艺流程,工艺仿真证实高温过程会影响超结柱中杂质分布,但不会影响优化结果。3.基于陈星弼院士的优化横向变掺杂结构的相关专利,开发了一个800 V的智能功率集成电路工艺平台。此工艺平台能够将横向高压功率器件与纵向高压功率器件集成在同一芯片上,只需在标准的互补金属氧化物半导体(Complementary Metal-Oxide-Semiconductor:CMOS)工艺流程上添加几个工艺步骤,一共使用11层掩膜版,12次光刻。文中详细分析了工艺平台结构和流程,并讨论了工艺参数的设计,特别是优化横向变掺杂结构中各层杂质剂量的设计。对工艺平台中集成的800 V高压功率器件、40 V中压CMOS器件、静电放电保护器件、场栅氧器件等结构进行了测试分析,最后用一款离线式开关电源芯片验证了其实用性。4.基于陈星弼院士的高速绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor:IGBT)和优化横向变掺杂结构的相关专利,开发了一个1700 V的高低压集成工艺平台,在一个成熟的平面栅非穿通型IGBT工艺流程中,添加几个工艺步骤用于集成低压控制电路。工艺流程使用“正面→背面→正面→背面”加工过程以激活背面各层杂质,使用揭离工艺在背面制作了两个金属电极。本工艺平台一共使用了16层掩膜版,其中有13层用于正面工艺,其余3层用于背面工艺。IGBT器件的击穿电压达到1900 V,阈值电压为8 V,正向导通电流密度为45 A/cm2;低压NMOS和PMOS管的击穿电压分别为15 V和21 V,导通电流密度较低。
石存明[9]2016年在《高压功率MOSFET终端结构设计》文中提出功率VDMOS以其高输入阻抗、低驱动功率、较快的开关速度、较好的频率特性以及较高的热稳定性等优点,在半导体功率器件中一直占据着非常重要的地位。特别是近年对新能源、汽车电子、电源、照明等方面的需求日益迫切,功率VDMOS为电力电子领域的发展提供强大支撑的同时也显示出了对社会经济发展的重要性。随着功率VDMOS的应用范围越来越广,击穿电压作为其最基本的性能要求也越来越高。对于低压的器件设计相对比较容易,产品种类繁多市场广泛,而当工作在高击穿电压时,需要考虑许多特殊效应,并且不容易有效控制成本与性能之间的矛盾,这使得中高压器件的设计难度会大很多。高压VDMOS芯片的耐压能力往往由终端决定,终端是利用特殊的结构分担元胞区最外围的高电场,从而保证不会由于Pbody外侧电场集中而导致芯片提前击穿,本文研究的内容主要是联系实际生产工艺对高压芯片的终端结构进行设计。本文首先详细介绍了功率VDMOS元胞的历史演变以及现在的发展状况,然后介绍了半导体器件的基本击穿形式,对雪崩击穿的机理和不同情况PN结雪崩击穿进行了理论分析,并结合实际VDMOS的芯片结构分析解释了终端提升芯片耐压的工作原理。接着根据相关理论知识,基于Sentaurus TCAD仿真平台设计了700V耐压量级的场板场限环终端和900V耐压量级的VLD、JTE终端。在阐述场板场限环终端设计实现的过程中,本文首先对半导体工艺进行简要介绍,并着重分析了关键工艺步骤对芯片结构产生的影响。其次对场限环终端的基本设计方法进行了分析讨论,通过仿真验证其可行性。接着设计了700V场板场限环终端,仿真击穿电压达到733.4V,优化各项指标使其分布比较合理。之后将场限环终端与沟槽终端的结构特点进行结合,设计了一种沟槽场限环(Trench FLR)终端结构,在不增加掩膜的条件下,通过增加沟槽刻蚀的方式增加了场限环的结深,并且击穿点的峰值电场对表面的影响有所减少,一定程度上增加了芯片的可靠性。为了降低终端结构的占用面积以及提升耐压占平行平面结的比例,本文设计了一款900V VLD结构终端和一款900V JTE结构终端,仿真击穿电压分别达到了938.5V和992V,终端耐压分别达到了平行平面结击穿电压的93.3%和98.6%,终端长度分别仅有137μm和130.2μm。与700V场板场限环终端198μm的终端长度、84%的耐压占比比较,VLD、JTE终端较大程度上减小了芯片的面积并提升了终端耐压占平行平面结的比例。另外本文还提出以横向缓变结来分析理解JTE结构的工作原理,并通过仿真数据的分析进行了验证。
文帅[10]2015年在《基于场板技术的高压RESURF LDMOS器件以及高压互连的研究》文中研究表明在高压功率集成电路中,有时需要将电路的高压区域和低压区域集成在同一芯片上,为了实现高压区域和低压区域的信号传输功能,需要一种高耐压的器件。高压LDMOS(Lateral Double-diffused MOSFET)具有高电压、大电流、大功率等特点,可以作为高压功率集成电路中的开关使用,用来传输控制信号,实现高压区域与低压区域的信号传输功能。在高压功率LDMOS器件的终端结构设计过程中,为了减小冶金结曲率半径对耐压的影响,高压LDMOS的版图结构通常设计成圆形和跑道型,并且漏极在器件版图结构的中心,这就使得连接漏极的高压互连线HVI(High Voltage Interconnection)跨过器件漂移区的表面,HVI会影响器件漂移区以及硅表面的电势分布,使得等势线在器件部分区域过于集中而出现电场峰值,大的电场峰值会使得器件发生提前击穿,导致器件的耐压值远低于预期的耐压值。为了避免击穿电压的降低,目前在器件设计过程中采用较多的方法有:厚绝缘层技术、降场层技术、场板技术和自屏蔽技术,这几种技术能有效的避免由HVI所导致的器件耐压值降低的问题。其中场板技术能够有效的优化器件表面电势分布,降低电场峰值,提高器件的击穿电压,场板的数量、长度等参数对高压LDMOS器件的耐压有较大影响。本文主要研究内容如下:(1)高压LDMOS器件的研究设计以及RESURF机理研究本文所研究的器件是耐压为600V的RESURF-LDMOS器件。通过仿真软件Silvaco分别从器件和工艺角度研究了外延层浓度和P-top剂量对器件耐压的影响,使得外延层浓度和P-top剂量之间的关系满足RESURF条件,表面冶金结击穿转移到内部外延层和衬底的击穿,由于衬底和外延层的浓度相对较低,因此具有较高的击穿电压,从而提高器件的耐压。(2)高压互连以及器件终端结构的研究通过对器件终端结构的研究来改善高压互连线对器件性能参数的影响,并对高压互连线进行建模分析,并与仿真数据进行了拟合对比。最后基于对高压互连线的深入分析与研究,得到了以下四种技术来降低高压互连线对器件的影响:厚绝缘层技术、降场层技术、场板技术和自屏蔽技术。其中厚绝缘层技术主要通过增加HVI与器件表面的距离来降低HVI对器件的影响;降场层技术主要通过在漂移区引入额外的掺杂层来辅助HVI下的漂移区耗尽以降低HVI对器件击穿电压的影响;场板技术主要通过优化器件表面电势与电场分布来降低HVI对器件的影响;自屏蔽技术避免了HVI跨过器件的表面,因而不需要额外的结构来降低HVI对器件的影响。(3)带浮空场板的高压功率LDMOS器件的研究设计场板技术的工艺实现简单,不需要额外的工艺步骤,单层浮空场板可以使用多晶硅制作,与栅极在同一次工艺中完成。本文主要通过仿真研究了外延层浓度、P-top层剂量与场板之间的关系,其中对场板的研究主要包括场板个数,间距,长度以及双层场板的层间距对器件耐压的影响。最后给出了器件各个参数与耐压之间的关系、工艺步骤以及版图设计。
参考文献：
[1]. 高压功率器件结终端技术分析与新结构研究[D]. 孔晓李. 电子科技大学. 2016
[2]. 开关电源电路设计及其高压功率器件研制[D]. 江凌峰. 厦门大学. 2014
[3]. 高压功率器件结终端结构设计[C]. 陆界江, 张景超, 关艳霞, 赵善麒. 2008中国电工技术学会电力电子学会第十一届学术年会论文摘要集. 2008
[4]. 高压功率MOSFET终端结构击穿特性的研究[D]. 于莉珊. 西南交通大学. 2013
[5]. 1200V SiC BJT器件仿真及实验研究[D]. 王文. 电子科技大学. 2018
[6]. 4H-SiC BJT功率器件新结构与特性研究[D]. 张有润. 电子科技大学. 2010
[7]. FS结构的3300V IGBT终端设计[D]. 张玉蒙. 电子科技大学. 2017
[8]. 电荷平衡耐压层结构的优化设计及应用研究[D]. 林智. 电子科技大学. 2015
[9]. 高压功率MOSFET终端结构设计[D]. 石存明. 西南交通大学. 2016
[10]. 基于场板技术的高压RESURF LDMOS器件以及高压互连的研究[D]. 文帅. 电子科技大学. 2015
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